用以驗證DRC迭組的測試布局的自動產(chǎn)生技術

與使用上千次定向測試的其它解決方案不同，用于PCI Express的UVC采用自動激勵發(fā)生器來減少用戶需要做的工作量。利用包含所供序列庫在內的自動化情景產(chǎn)生功能，用戶可以覆蓋主要協(xié)議功能以及難以到達的情景和邊界案例。通過增加少量測試，剩余的邊界案例就能被一一驗證。這種方法有助于用戶更快地發(fā)現(xiàn)更多缺陷，并讓設計師有更多的時間進行DUT的私有功能測試。CMS可以實現(xiàn)整個過程的自動化。

使用CMS實現(xiàn)覆蓋驅動的驗證

CMS向用戶提供了可執(zhí)行的驗證計劃（vPlan）。vPlan與Enterprise Manager以及內置功能覆蓋模型一起可以提供清晰地報告哪些被覆蓋、還有哪些沒被覆蓋所需的標準。這給用戶提供了驗證過程的路線圖、收斂標準以及可預測的驗證過程，并向項目或管理方提供明晰的狀態(tài)報告。這種方法被稱為覆蓋驅動的驗證，可以幫助驗證人員方便地識別覆蓋漏洞，并將資源集中用于DUT的有問題部分。

Cadence的再利用方法可以快速建立功能驗證環(huán)境，確保在從模塊級驗證向芯片級、系統(tǒng)級驗證轉移以及派生設計時能立即再利用基于UVC的環(huán)境。這種方法通過消除重復工作而節(jié)省了時間與資源。

覆蓋點的優(yōu)先級劃分

通過使用能用來屏蔽掉與DUT無關的覆蓋區(qū)/條目的“透視圖（perspective）”，ClearSpeed公司能夠只考慮與實現(xiàn)有關的覆蓋點。ClearSpeed使用以下這個透視圖：

“端點，AER = On,VC 1-7 = Off，完成器退出 = Off,配置請求重試狀態(tài) = Off，抑制 = Off"

CMS允許由主要的PCIe模塊TPL、TXN、DLL、PHY、PMG、SYS和CONFIG報告覆蓋，這有助于ClearSpeed公司根據(jù)技術風險劃分驗證工作的優(yōu)先級。

我們認為物理層（PHY）存在較高的風險，因為物理層有兩個不同的IP供應商，而且FPGA原型測試中沒有覆蓋PHY（因為FPGA使用不同的PHY）；Power mgt是下一個最高優(yōu)先級對象，因為在FPGA原型中沒有覆蓋到它（由于技術限制的原因）；數(shù)據(jù)鏈路層是下一優(yōu)先等級，因為它靠近PHY。

我們還要求更細顆粒的優(yōu)先級劃分：模塊內的優(yōu)先級劃分。雖然一般來說可以使用透視圖進行優(yōu)先級劃分，但這種方法不能滿足所有需要和優(yōu)先級劃分的使用模型。它缺少更細的顆粒和一些對CMS專業(yè)用戶（如ClearSpeed和IP開發(fā)人員）來說更重要的再利用因素。