信號完整性指南

第1章 引言

1.1 生命周期:開發(fā)仿真策略的動機

1.2 原型:互連高速數(shù)字信號

1.3 預加重

1.4 實時測試和測量的必要性

小結(jié)

第2章 芯片到芯片的時域特性和仿真

2.1 根本原因

2.2 CMOS鎖存器

2.3 時序故障

2.4 建立和保持限制

2.5 芯片定時的公共時鐘

2.6 建立和保持SPICE仿真

2.7 定時預算

2.8 共同時鐘IO定時

2.9 使用標準負載的共同時鐘10定時

2.10 共同時鐘結(jié)構(gòu)的限制

2.11 10電路內(nèi)部

2.12 CMOS接收機

2.13 CMOS差分接收機

2.14 引腳電容

2.15 接收機的電流電壓特性

2.16 CMOS推挽式驅(qū)動器

2.17 輸出阻抗

2.18 輸出上升時間和下降時間

2.19 CMOS電流模驅(qū)動器

2.20 IO電路的行為建模

2.21 CMOS推挽式驅(qū)動器的行為模型

2.22 行為建模的假設(shè)條件

2.23 IBIS模型介紹

2.24 IBIS標題

2.25 IBIS引腳列表

2.26 IBIS接收機模型

2.27 IBIS驅(qū)動器模型

2.28 行為建模的假設(shè)條件

2.29 SPICE模型與IBIS模型的比較

2.30 10電路模型的正確性和質(zhì)量

小結(jié)

第3章 信號路徑分析

3.1 傳輸線環(huán)境

3.2 阻抗特性、反射與信號完整性

3.3 反射系數(shù)、阻抗和TDR的概念

3.4 觀察真實世界的電路特性

3.5 TDR分辨率因子

3.6 差分TDR測量

3.7 信號完整性應(yīng)用的頻域測量

小結(jié)

第4章 DDR2案例研究

4.1 從共同的前身演變而來

4.2 DDR2信號

4.3 寫時序

4.4 讀時序

4.5 對IO的逐漸認識

4.6 片外驅(qū)動器

4.7 片上終端

4.8 上升波形和下降波形

4.9 互連敏感度分析

4.10 導體損耗和介質(zhì)損耗

4.11 阻抗容差

4.12 引腳到引腳的電容變化

4.13 字節(jié)內(nèi)的長度變化

4.14 DIMM連接器串擾

4.15 參考電壓交流噪聲和電阻容差

4.16 邊坡降因子

4.17 最終讀寫時間預算

4.18 保守源

小結(jié)

第5章 實時測量:探測

5.1 現(xiàn)代示波器探針剖析

5.2 探測方法

5.3 測量質(zhì)量

5.4 定義探針

5.5 示波器探針

5.6 動態(tài)范圍限制

5.7 先進的探測技術(shù)

5.8 邏輯分析儀探測

小結(jié)

第6章 測試和調(diào)試:示波器和邏輯分析儀

6.1 信號完整性基礎(chǔ)

6.2 信號完整性概念

6.3 驗證工具:示波器

6.4 驗證工具:邏輯分析儀

6.5 模擬和數(shù)字測量的結(jié)合

6.6 眼圖分析

小結(jié)

第7章 用信號源去重構(gòu)實際信號

7.1 觀測和控制電路行為

7.2 激勵和控制

7.3 信號生成技術(shù)

7.4 任意函數(shù)發(fā)生器

7.5 任意波形發(fā)生器

7.6 邏輯信號源

小結(jié)

第8章 信號分析和一致性

8.1 標準的框架

8.2 用于一致性測量的高性能工具

8.3 驗證和一致性測量

8.4 理解串行結(jié)構(gòu)

8.5 物理層一致性測試

8.6 測量光信號

8.7 一致性測量考慮:分析

8.8 測試串行鏈路

8.9 探頭和探測

8.10 軟件工具

8.11 發(fā)射機測量示例

8.12 阻抗和鏈路測量

8.13 接收機測試帶來獨特的挑戰(zhàn)

8.14 數(shù)字驗證和一致性

8.15 多總線系統(tǒng)

小結(jié)

第9章 PCI Express案例研究

9.1 高速串行接口

9.2 敏感度分析

9.3 理想驅(qū)動器和損耗傳輸線

9.4 帶有去加重的差分驅(qū)動器

9.5 卡阻抗容差

9.6 3D不連續(xù)性

9.7 通道階躍響應(yīng)

9.8 串擾機理

9.9 串擾引起的抖動

9.10 通道特性

9.11 敏感度分析結(jié)果

9.12 模型與硬件的關(guān)系

小結(jié)

第10章 無線信號

10.1 射頻信號

10.2 頻率測量

10.3 實時頻譜分析儀概述

10.4 實時頻譜分析儀是怎樣工作的

10.5 應(yīng)用實時頻譜分析儀

小結(jié)

術(shù)語表

《信號完整性指南:實時測試、測量與設(shè)計仿真》是高速數(shù)字設(shè)計中現(xiàn)代信號完整性測試和測量方面全面、權(quán)威、極具實踐價值的指導手冊。此領(lǐng)域的三位頂級專家將指導你對現(xiàn)代邏輯信號檢測和嵌入式系統(tǒng)故障進行系統(tǒng)地診斷、觀察、分析和排除。作者用簡單易懂的語言，介紹了嵌入式系統(tǒng)從規(guī)格定型到前仿真的整個生命周期，描述了其中的關(guān)鍵技術(shù)和概念?！缎盘柾暾灾改?實時測試、測量與設(shè)計仿真》介紹了怎樣使用實時測試和測量技術(shù)，解決當今不斷增長、難于滿足的互操作性和兼容性要求，給出詳細、完整的案例分析，使讀者學會如何應(yīng)對一般設(shè)計上的挑戰(zhàn)，包括:不增加任何額外費用確保接口與正時間裕度之間的同步操作;計算總的抖動預算;在高速串行接口設(shè)計中管理復雜的折中問題?！缎盘柾暾灾改?實時測試、測量與設(shè)計仿真》適合作為信號完整性相關(guān)領(lǐng)域的電子工程師和片上系統(tǒng)設(shè)計人員的參考指南，也適合作為信號完整性相關(guān)專業(yè)方向的研究生教材。

《信號完整性分析與設(shè)計》為電子信息與電氣學科規(guī)劃教材·電子信息科學與工程類專業(yè)。

《信號完整性分析與設(shè)計》以高速PCB/封裝為主要研究對象，輔之以典型的仿真示例，深入闡明電路中信號完整性(SI)、電源完整性(PI)和電磁完整性(EMI)三類性能分析技術(shù)。內(nèi)容側(cè)重于引導對高速電路原理的感悟和理解，注重培養(yǎng)工程師們對高速設(shè)計的直覺把握。

《信號完整性分析與設(shè)計》以深入淺出的方式，從系統(tǒng)及電路的高速效應(yīng)出發(fā)，對互連設(shè)計與完整性分析技術(shù)進行全方位、多角度的透視;完整論述SI、PI和EMI間的相關(guān)機理和本質(zhì);著力揭示無源元件的物理及拓撲結(jié)構(gòu)與復雜電氣性能之間的內(nèi)在聯(lián)系;附錄還介紹了高速信令和PI仿真技術(shù)。

書中介紹的技術(shù)可直接指導實際高速電路與系統(tǒng)的設(shè)計與分析，具有很強的工程實用性。《信號完整性分析與設(shè)計》的讀者覆蓋面廣，可以作為研究生學習廣義信號完整性的課程教材或參考書，也可以作為高速電路與系統(tǒng)設(shè)計師們的研發(fā)手冊與實踐指南。